CY7C1565KV18-550BZXC

CY7C1565KV18-550BZXC priklauso 72 Mbit QDR® II+ SRAM keturių žodžių serijos architektūra (2,5 ciklo skaitymo delsa) iš Cypress elektroninių komponentų. CY7C1565KV18-550BZXC yra sinchroninis konvejerinis Burst SRAM su skaitymo prievadu ir rašymo prievadu. Skaitymo prievadas skirtas skaitymo operacijoms, o rašymo prievadas skirtas rašymo operacijoms.

Duomenys patenka į SRAM per rašymo prievadą ir išteka per skaitymo prievadą. Šie įrenginiai multipleksuoja adresų įvestis, kad sumažintų reikiamų adresų kaiščių skaičių. Turėdamas atskirus skaitymo ir rašymo prievadus, QDR II+ visiškai pašalina poreikį „apsukti“ duomenų magistralę ir išvengia bet kokių galimų ginčų dėl duomenų, taip supaprastindamas sistemos dizainą. Kiekviena prieiga susideda iš keturių 36 bitų duomenų perdavimo CY7C1565KV18-550BZXC atveju dviem laikrodžio ciklais.

Prekės savybės

Tipas	Pagrindinės produkto savybės
CY7C1565KV18-550BZXC	Atskiri nepriklausomi skaitymo ir rašymo duomenų prievadai
	550 MHz laikrodžio dažnis dideliam pralaidumui
	Keturių žodžių serija, skirta sumažinti adresų magistralės dažnį
	Galimas 2,5 laikrodžio ciklo vėlavimas

Prekės aprašymas

CY7C1565KV18 yra 1,8 V sinchroninis konvejerinis SRAM, aprūpintas QDR II+ architektūra. Panašiai kaip QDR II architektūra, QDR II+ architektūra susideda iš dviejų atskirų prievadų: skaitymo prievado ir rašymo prievado, kad būtų galima pasiekti atminties masyvą. Skaitymo prievadas turi specialias duomenų išvestis, skirtas skaitymo operacijoms palaikyti, o rašymo prievadas turi specialias duomenų įvestis, skirtas rašymo operacijoms palaikyti.

Gylis išplečiamas naudojant prievadų pasirinkimus, kurie leidžia kiekvienam prievadui veikti nepriklausomai. Visi sinchroniniai įėjimai praeina per įvesties registrus, valdomus K arba K įvesties laikrodžiais. Visi duomenų išėjimai praeina per išvesties registrus, valdomus K arba K įvesties laikrodžiais. Įrašai atliekami naudojant lusto sinchroninę automatinio rašymo grandinę.